本團隊起源於AI與RTL代碼生成的研究，旨在解決LLM在Verilog代碼生成錯誤率高的問題，我們用了獨有方法，有效模擬工程師思維提升代碼正確率。在研究基礎之上，我們進一步將成果轉化為教育與面試並用的平台。

目前產品著重於教育系統試用，提供學校端操作環境，學生可於平台上完成Verilog/數位IC設計等題目，並透過AI即時獲得提示與代碼修正建議，教師端則可出線上作業，自動驗證與生成代碼等，提升教學效率，系統也協助學生學習抽象的RTL代碼與相關知識。同時，次要發展在研發專屬於IC設計公司AI面試平台，節省企業舉辦面試時消耗的大量時間與金錢，並達到更精準的人才評估。我們的願景是透過產學結合，讓學校端的教學與企業端的面試接軌，建構一個從學習、訓練到職場應用的RTL生態環境，推動整體IC產業效率提升與人才發展。